[뉴스토마토 안정훈 기자] 삼성전자가 차세대 3차원(3D) 적층 트랜지스터 기술을 업계 최초로 공개했습니다. 트랜지스터를 평면에 배치하는 기존의 방식과 달리 수직으로 쌓아 동일 면적에서 집적도를 높인 구조로, 향후 인공지능(AI) 반도체 성능 향상에도 기여할 것으로 기대됩니다.
42나노 게이트 피치의 3D 적층 트렌지스터(3D Stacked FET)를 구현해 ‘VLSI 심포지엄 2026’에서 베스트 페이퍼(최고 논문)로 선정된 반도체연구소 로직 TD팀.(사진=연합뉴스)
17일 삼성전자는 반도체연구소 로직 TD팀이 최근 미국에서 열린 ‘VLSI 심포지엄 2026’에서 업계 최소 크기의 ‘3차원 적층 전계효과 트랜지스터(3D Stacked FET)’ 구현 성과를 발표했다고 밝혔습니다. 해당 논문은 10점 만점 기준 8.29점을 기록하며 약 1000편의 논문 중 최상위 평가를 받아 베스트 페이퍼(Best Paper)로 선정됐습니다.
이번 연구의 핵심은 기존 평면(2D) 구조 대신 트랜지스터를 수직으로 적층했다는 점입니다. 기존에는 소자 간 간격이 좁아지면서 발생하는 물리적 한계로 인해 성능 향상에 제약이 생겼지만, 수직 적층 구조를 통해 동일 면적에서도 더 많은 트랜지스터를 집적할 수 있도록 했기 때문입니다. 이에 따라 집적도는 이론적으로 약 2배 증가하고, 성능과 효율 역시 유사한 폭으로 개선될 것으로 전망됩니다.
삼성전자는 통상적으로 적층에서 강점을 보여 왔습니다. 낸드플래시를 수직으로 쌓은 V낸드를 통해 저장 용량 한계를 극복했고, D램 역시 적층함으로써 고대역폭메모리(HBM)를 개발해 인공지능(AI) 반도체 시장 핵심 공급망에 진입한 바 있습니다. 이에 대해 사측은 “3D Stacked FET가 차세대 로직 반도체를 위한 현실적인 기술 방향으로 발전하고 있음을 보여주는 중요한 성과”라고 평했습니다.
특히 게이트 간격 42나노미터(㎚·1나노미터는 10억분의 1m) 수준에서 구현됐다는 점도 긍정적입니다. 기존 업계 최소 기록인 48나노미터보다 앞선 성과로, 현재까지 산업계에서 구현된 최소 크기의 트랜지스터인 셈입니다.
이번 성과는 장기적으로 AI 반도체와 고성능컴퓨팅(HPC) 시장에 영향을 미칠 것으로 보입니다. 고객사들이 높은 성능과 연산능력을 주문하는 상황에서 트랜지스터를 적층해 효율을 2배 가까이 끌어낸 만큼, AI 시대 요구되는 로직 제품에 적합한 구조라는 설명입니다.
안정훈 기자 ajh76063111@etomato.com
이 기사는 뉴스토마토 보도준칙 및 윤리강령에 따라 오승훈 산업1부장이 최종 확인·수정했습니다.
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